2004年07月22日

理想MOS構造

予告通り今回からMOSに入る。

今まで散々プロセスの説明でやったのでMOSに関する説明は省略する。

では、PNダイオードの時と同じように、まずMOSを作ったときのバンド構造がどうなるかを見ていく。以下の図を見てもらおう。

理想MOS構造

左上の図にごちゃごちゃ書いてあるものから説明していこう。ギリシャ文字でプサイとかファイとか書いてあるのは、仕事関数と呼ばれるもので、真空準位からの仕事量になっている。これは、最初は全くよくわからんが、原子などから見て遠く遠いはるかかなたの真空中から電子を持ってくるための仕事量ってな感じで適当にイメージしとけばよい。

これらの仕事関数は教科書などで一通りでてくるけれど、まあほとんど忘れてもらってかまわない。ただ一つ真性半導体のフェルミレベルEiとそのときの半導体のフェルミレベルEfsの差であるqψだけはこれから何回もでてくるので、覚えておく必要がある。

バンド構造に関しては今まで何回もやったので特に説明は要らないであろう。

それでは、今回の本題に移ろう。
図の上に理想MOS構造と一般的なMOS構造って書いてあるが、これはどういうことかというと、理想MOS構造ではMetal側のフェルミレベルEfmとSemiconductor側のフェルミレベルEfsが同じだってことだ。半導体にSi、MetalにPoly SiやAlなどを使った一般的なMOS構造ではMetal側と半導体側のフェルミレベルが一致するってことはまずない。だから理想なのである。

でも、MOSキャパシタの特性やMOSトランジスタの特性を考察したりする場合にはこの理想MOS構造を使って考える。そうしないと余計なパラメータが入ってきていろいろと面倒になるからだ。

図の上側はMOSがくっつく前のばらばらの状態でのバンド構造を示しているが、くっついて一つの物質になったときのバンド構造は下図のようになる。理想MOS構造では何のことはない全く変わらない。

しかし、一般的なMOS構造の場合は図のようにバンドが曲がってしまう。Oxideのところもひし形になっている。実際のデバイスではこうなるのだが、理屈を考えるときにはちとややこしい。このあとゲートにバイアスをかけたりするのだが、そこでわざわざバンドを曲げるのにこれでは最初から曲がっている。

ちなみに、Poly Siをn型にするとかp型にするってのは、このゲートによる初期状態でのバンドの曲がりを使うトランジスタにとって都合よくするためである。おいおいその理由が分かるであろう

とまあ、こんなわけで理想MOS構造ってのを使って考えることになる。

教科書の中にはMOSキャパシタのことをMOSダイオードと呼んでいたり、MOSじゃなくてMIS(こっちのほうが広義だからね)って呼んでいるものが多いが、ここではMOSとMOSキャパシタで統一することにする。少なくとも現場じゃあMISなんていわないし、MOSダイオードなんていわないからね。でも、デバイス系の大学の研究室あがりとか、公的に近いところの研究所などで働いていた人などはMOSダイオードって普通に言ったりしているのを聞いたことがあるから、そっち方面の現場は分からない。まあ、メーカーの現場や工場ではそうだってことにして、MOSとMOSキャパシタにする。

とまあ、さわりはこんなところで、今回は終了。次回はバイアスをかけるとどうなるか、かな?
posted by ピッコロ大魔王 at 09:51| Comment(10) | TrackBack(1) | 物理 | このブログの読者になる | 更新情報をチェックする
この記事へのコメント
MOSのゲートとドレインを接続して使用するとき、MOSダイオードと呼んでたりしますが、それとはまた違うんですかね?
Posted by ちぶさん at 2004年07月22日 22:00
ちぶさん様

ゲートドレイン共通の場合とはあきらかに違うと思います。単純なサンドイッチ構造のMOSをMOSダイオードと呼んでいて、MOSダイオードのCV特性などと言っていますから。

ピッコロなどが通常MOSキャパシタと聞いていたものをMOSダイオードと呼んでいるようです。
Posted by ピッコロ大魔王 at 2004年07月23日 09:01
絶縁膜の研究している人たちが、p基板を使用した際、リークを負バイアス側で見るのは何故でしょうか?
御指導お願いします。
Posted by porunnga at 2004年09月29日 18:25
porunnga様

どういう状況のことをいっているのかよくわかりませんが、絶縁膜のリーク電流をキャパシタ構造で見るというのなら、基板側にマイナスバイアスをかけることでキャパシタとしては逆バイアスになり空乏層が広がることになるため、そのときのリークを見ているのではないのですか?

基本的にMOSトランジスタのゲートに使うための絶縁膜でしたら空乏層が広がり、反転する側に向かうようなバイアスのときが動作の方向なので、そのときのリークを見るのが重要です。

いずれにしても、ただ負バイアスと言ったのではどこが基準なのかもわかりませんし、どういう状況で絶縁膜のリークを見ているのかもわかりません。ピッコロも現役のころなら不確かな条件でも類推することが出来たかもしれないのですが、すっかり現場から遠ざかっている今となっては、ある程度条件をしっかり定義してもらわないと思い出せず、答えようがありません。

ピッコロも昔はいちいちそんなこと説明するの面倒だと思っていましたが、実は科学、技術の世界ではこういうの大切なんですね。
Posted by ピッコロ大魔王 at 2004年10月01日 08:57
教えてください。Nchモスの場合
ゲート間のソースのN+の中にP+を
打ち込みますがこれは何のためでしょうか?
よくボディーコンタクトという言葉がありますが
どういった原理なのでしょうか?

Posted by JO at 2005年05月27日 23:13
GIDLてご存知でしょうか?詳細を調べても用語しか載っていないので原理を教えてください。
Posted by GARDEN at 2005年06月19日 19:55
教えてクンが増えてきているような・・・。
なんとなくの範囲で。

1:N+の中のP+
あまり理解できなかったですが、これはhaloのことでしょうか?
N+層が拡散しすぎるとチャネル下でつながってしまい、常にONした状態になります。
それを防ぐために逆のP不純物を入れます。

2:GIDL
Gate Induced Drain Leakageとか書いてありましたか。
これはGate電圧によりゲート直下のバンドが曲がり、バンド間トンネル電流が流れることをいいます。
nMOSであればI-Vカーブを書いてみるとルート型になると思いますが、
Vg=0付近(またはVg<0)で跳ねあがっていく電流がそれにあたります。
Posted by い at 2005年08月09日 21:18
最後切れました

・・・
Vg=0付近(またはVg<0)で跳ねあがっていく電流がそれにあたります。
Posted by い at 2005年08月09日 21:19
またまた最後切れました
タグと間違われたようで・・・。

・・・
Vg=0付近(またはVgが0未満)で跳ねあがっていく電流がそれにあたります。
Posted by い at 2005年08月09日 21:20
ありがとうございました。
Posted by GARDEN at 2005年08月13日 13:41
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