2004年05月31日

ゲート電極

今回は週末を隔てていよいよゲート電極の作成に入る。

今回の工程は半導体プロセス中Photo、Etchingの中で、最も重要なプロセスであると言ってよい。なんせ、半導体集積回路というのは基本的にはトランジスタでできているものだから、CMOSプロセスの中でMOSトランジスタのゲート電極を作るのが心臓部だといえる。

早速以下の図を見てもらおう。

ポリPhoto

ステップ1は前回の最後のPoly SiにP(リン)ドーピングして、N+タイプのPoly Siにした後に、Resistを全面塗布した状態である。もう何回も出てきているので、Photo工程の詳細はここでは述べない。

そうして、ゲート電極作成のマスクを使い、露光し、デベロップが終わった状態がステップ2である。

そして、そのままPoly Siエッチを行い、ステップ3になる。このときのEtchingは以前出てきたように、Dry Etchで行う。Etchingガスについても選択比のところで説明したようなガスを使ってEtchingを行う。

そうしてできたパターンがステップ3である。この後Ashingでレジストを取っ払っておしまい。スペースがないのでResist除去後のパターンはなしだが、次からはResist除去後から進める。

そういえばAshingの話をしてなかった。Ashingとは、Ashにしてしまうこと、つまりResistを灰にしてしまうわけだ。これは簡単なDry Etchの装置と思えばよい。O2ガスを入れてプラズマ状態にしてResistと反応させ除去してしまう。だから別名O2プラズマなんて呼んだりもする。ResistはImplaのあとやDry Etchの後では硬化してしまい、なかなか取り除けないので、こういう方法が使われる。硬化していなければ硫酸加水でも十分取り除ける。

最後に、マスク合わせの話をしておこう。今回のPoly Si GateのマスクはActiveのパターンにあわせる。そして今後は基本的にすべてのPhoto工程でPoly Si Gateにあわせるようになる。次の図を見てもらおう。

ポリあわせ

一番上がプロセス中のデベロップ後の状態で、その下に上から見た図が載っている。こういう上から見た図をレイアウト図などといったりするが、レイアウトに関してはそのうち詳しく出てくるので、今回はさわりを。図は断面図に対するレイアウト図になっている。真ん中の図の「OK]ではActiveのパターンとGateのパターンがきれいにそろっているのが分かるだろう。それに対して一番下の「NG]ではActiveに対してGateがずれているのが分かる。

実はGateのMaskをActvieにあわせなければいけないというのは、一番下のNGのようなことが起こってしまうからなのだ。ウェハープロセスは精密だとはいえ100%完璧ではない。だからPhoto工程でも少しずつずれは出てしまう。それがいくつも重なっていくと「塵も積もれば山」で、一番下の図の「NG]のようになってしまうことがある。そういう理由でGateは必ずActiveに対してあわせなければならないのだ。

今回はこれでおしまい。次はNchのS/D(ソース/ドレイン)の工程に入る。
posted by ピッコロ大魔王 at 10:10| Comment(0) | TrackBack(0) | Photolitho | このブログの読者になる | 更新情報をチェックする
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