2004年06月30日

いろいろなダイオード

なんか、昨日のアクセス数はものすごかったようだ。訪問者は600を超え、Page Viewは2500もあった。なんか軽く大台を超えてしまったようだ。ありがたや、ありがたや。

さて、まあそんなことは置いといて、今回はいろいろなダイオードについてさらっと述べよう。

まず、今まで出てきたPNダイオードにむちゃくちゃでかい逆バイアスをかけると、トンネル現象ってのが起こって、逆方向に電流が流れるようになる。こういうのをツェナーダイオードっていう。実際にはツェナーダイオードって言葉を頻繁に使うことはなく、ダイオードの耐圧ってな意味で、ツェナー降伏という言葉を使うことのほうが多い。他にも耐圧的にはアバランシェとかあってややこしいんだけど、またそのうち耐圧に関しては説明しないといけないだろう。

トンネル現象は、EEPROM(今はやりのデジカメなどに使っているフラッシュメモリがこれね)などのデバイスでも使うので軽く説明をすると、強バイアスをかけることにより、空乏層を通り抜けて電子が移動してしまうことである。PNダイオードの場合以下の図のようになる。

ツェナーダイオード

逆方向バイアスを強くかけると、図のように空乏層は縮まり、すんげー細くなる。すると本来通り抜けることのないところを電子が通り抜けてしまうのだ。こいつは量子力学で説明できる現象なのだが、ちょいと難しいので、そんなもんだと思ってもらおう。

かの有名な江崎玲於奈さんがノーベル賞を取った発明が、トンネルダイオードと呼ばれるもので、これがトンネル現象を利用したものだ。別名エサキダイオードと呼ばれるもので、順方向電圧をかけるとある電圧以上で逆に電流が少なくなるという負性抵抗を示すものだ。動作原理はちょっと難しいけど、あまりに有名なのでそこらの教科書には必ずでている。興味のある人はウェブで検索すればいくらでもでてくるであろう。

EEPROMなどはものすごい薄い酸化膜を使うと本来通り抜けることのない電子が酸化膜(空乏層に相当する)を通り抜けてしまい、通り抜けた先にある電極(Poly Siなど)に電子を保持したり、逆に追い出したりしてデータの書き込みを行っているわけだ。

他には最近では信号機にも使われたり、いろいろ特許の裁判などで有名になっている発光ダイオードがある。これは化合物半導体でダイオードを作り、順方向電圧をかける。すると、定常状態よりも励起状態にあるので平衡状態の電子密度よりも余計に電子ができる。その電子は端子を通じて流れてしまうのもあるけど、かなりの数の電子が定常状態に戻ろうとする。

どうなるかっていうと、伝導体にある電子がぴょこんと価電子帯に落ちるわけだ。そして、落ちるときには余計なエネルギーを放出しなければならないわけだが、そのギャップ部分に相当するエネルギーを光子として放出するわけである。その結果光るわけだ。光の色はそのギャップの波長に相当するので、このときの光の色を変えるためには、伝導体と価電子帯の間のバンドギャップの違う材料を使えばよい。でも、この材料を見つけるのが難しかったので、いろんな問題が起こるわけね。

最後に、ダイオードではないけど、ダイオード構造と同じものを。太陽電池とかソーラーパネルっていうのはほとんどの人が聞いたことがあると思う。実はこれ、PNダイオードでできている。半導体では、外部からのエネルギーという意味では光というのもある。だから、外から光を当てると、電子が励起されることになる。もしPNダイオードに端子をつないで、そこにキャパシタ(コンデンサ)のようなものをかませてあげると、励起された電子が移動して蓄積されるようになる。この仕組みを利用したのが太陽電池。

ウェハーで作るのなら、例えばPsubに上から全面にN型をドープしたりすればいっちょあがり。でも、実際には単結晶シリコンは高価なので、もったいないから多結晶シリコンを使う場合が多い。よく道路工事の仮設信号のところにソーラーパネルを使っていることがあるが、あれ見つけたときに見てみると良い。銀色をしたバリバリに割れたように見えるパネルを使っている。あれがまさに多結晶シリコン。

太陽電池ってのは光の当たる面積でどのくらいの電力が起こるか決まるので、いかにして同じ面積で効率よく起電できるかが重要なポイントである。こういうのを変換効率と呼んでいて、入射する光のエネルギーを何%電気エネルギーに変換できるかというものだ。光って反射しちゃったり、シリコンから電極を取るときに接触抵抗があったりといろいろロスするのが多いんだよね。

横道にそれたけど、ダイオード関係としては、まあ、ざっとこんなもんかな。
次回はなんにしよう。やっぱ、少しぐらいはダイオードの電流の式の話もしないとだめかなあ。
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2004年06月29日

ショットキーバリア

やっぱり電流の式の導出はどうしようかと思っている。どうしても結構いっぱい式が出てくるし、そんなの教科書見ればいいわけだしねえ。まあ、気がむいたらやろう。

で、今回は以前AlのSinterプロセスででてきたショットキーバリアダイオードの話をする。

簡単にいうと、金属と半導体を接触させると、電子の拡散が起こり、空乏層が生じるんだけど、そのときにエネルギー障壁ができて、その障壁をショットキーバリアというのだ。このバリアを大きくしたり小さくしたりと変化させることにより、ダイオード特性が出る(正確に言うとちょっと違うがまあいいだろう)。

以下の図を見てもらおう。

ショットキーバリア

まず、上図左側のように金属と半導体を用意する。このときの半導体としてはn型半導体とする(p型の場合も同じように考えていくとわかる)。

そして、これらを接触させると上図右側のようになって、n型半導体に空乏層が生じる。もともと空乏層の領域にあった電子は金属側に拡散している。

このときのバンド図は左下図である。PN接合のときと同じように、Efが一致するためにバンドが曲がるのである。そして図のEsbがショットキーバリアの障壁の高さである。

これがどうしてダイオードになるかを軽く説明しよう。金属側から半導体側にはEsbのエネルギー障壁によって電子は移動できない。だからこっち方向にはどうあがいても電流は流れない。

逆に半導体側から金属側には、ほっておいたらバンドの曲がりによる空乏層部分のエネルギー障壁があるから電子は移動できないが、ここに順バイアスをかけることによって、空乏層を縮め障壁も低くなるから電子が移動できるようになる。これが下中図の状態で、このときには金属側から半導体側に電流が流れることになる。

下左図は逆バイアスの例で、空乏層はさらに広がり、半導体側のバンドの曲がりはさらに大きくなっている。このように逆バイアスの場合はどうあがいても電子は移動できず、電流は流れない。

こんなわけで、ショットキーバリアもダイオード特性を示すわけである。ちなみにAlのSinterプロセスではこのショットキーコンタクトをオーミックコンタクトというものに直す作業をしていて、具体的にはショットキーバリアのところを金属側にくにゃって曲げるような形になる。するともともとEsbであった障壁が見事に垂れ下がって乗り越えられる程度の障壁になるのだ。

とまあ、こんな感じ。次回もなんか別のダイオードの話にしようかな。
posted by ピッコロ大魔王 at 09:20| Comment(0) | TrackBack(0) | 物理 | このブログの読者になる | 更新情報をチェックする

2004年06月28日

ダイオードのLayout

やっぱ、今回は予定を変更して、これまでに述べたPNダイオードの作り方というかLayoutの説明をする。どうやって設計していくのかということを理解するためには、簡単なところから始めていくのが良いだろうし、徐々に平面図(Layout図)を見て断面構造が分かるようになると良い。

以下の図を見てもらおう。

DiodeLayout図

この図の上側は一般的にLayoutと呼ばれているものである。まあ、要するにMask Layer(マスクレイヤー)ごとに色なり網掛けなりで区別しながらすべてのLayerを重ね合わせたものである(ちなみにここではContact以降は省略してある)。

その下にあるのが断面図。今までにやってきたCMOSのトランジスタの断面図と比べるとかなり簡単。上のLayout図から点線で線を引っぱっているのでだいたいどのラインがどこに相当するか分かるだろう。

簡単に説明していこう。
ます、上図の一番外側にあるのがNwellのLine。ここではPNのNとしてNwellを使っているのでこうなる。基板のPとNchS/DのNを使ってもPNダイオードはできるけど、そうすると基板はどこまでも下のほうでつながっていることになるからちょっと困る。だから、PNダイオードのエリアを固定するためにもPsub基板ではNwellの中に作ったほうが良いだろう。

一番内側にあるのがActiveのLine。最終的にPのp+とNのn+にコンタクトを取るためにはActiveにしておかないとField上ではコンタクトHoleが開かないからこうする。

このActiveのLineに対してオーバーラップ何umなんて感じで合わせているのがPchS/Dのp+とNchS/Dのn+のMask。これで、出来上がり。

実際には真四角のNwellの真ん中にp+をおいてその周りをお堀のようにn+をおくとかダイオードのLayoutはいろいろ工夫を凝らしているので、上の例のように単純ではないが、まあ最初の勉強としては分かりやすいだろう。

それに、オーバーラップというのがでてきたが、これが実は重要である。例えばActiveのところにインプラを打ち込めばいいのだからオーバーラップゼロでActiveとPchS/D(またはNchS/D)のLineをぴったりあわせればいいだろう、なんて思うとちょっとまずい。

ウェハープロセスでは当然ばらつきもあるし、Photo工程での多少のずれもあるからぴったりオーバーラップなしでマスクをあわせてしまうと、カバーしきれなかったりするのだ(左にずれるとActive部分でp+にならない部分が右側にできてしまったりする)。だからふつうマージンをとってオーバーラップ何umなんてルールを決める。このルールのことをデザインルールとかLayoutルールなんて呼ぶ。

上の図でもNwellのMaskと断面図のNwellの領域がほぼぴったりになっているけど、実際にはNwellのMask Lineでインプラをしたとすれば、拡散によりNwellはそれより広がっているから、Maskよりは少なくとも2,3umは外側になっているはずである。

こういう横方向拡散やPhoto工程、Etching工程のずれを考慮に入れて、例えばActiveのLineはNwellのLineから少なくとも何um内側じゃなきゃいけないなどといったルールをすべてのLayerについて作るわけだ。

ちょっと横道にそれたが、こんな感じでLayoutをしてそれにあわせてMaskをつくり、Wafer上にデバイスを作っていくわけだ。

次回は、前回の予告のどっちかをやろう。
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2004年06月25日

PNダイオード

前回の続きで、PNダイオードの仕組みについて説明する。

以下の図を見てもらおう。

PNダイオード

まず、上側の図であるが、p型側にプラスのバイアスをかけて、n型側にマイナスのバイアスをかける。漫画的に書くと右の図のようになる。

これをバンド図で示したのが左側の図だ。エネルギーバンド図では上側に行くとエネルギーが大きくて、エネルギーが増えれば電子が励起されることになるから、マイナスをn型側にかけるってことは、バンド構造的にはn型側を上に押し上げることになる(電子全体にエネルギーを与えるってイメージかな)。

逆にp型側にはプラスをかけるってことはバンド図的には下に押し下げるってことになる。でも、この場合はHole側から見たら、Holeにとってエネルギーを与えるってな感じ。まあ、電子とHoleっていうのは表裏一体だから、どっちか一方だけを考えればいいってことになるんだけどね。基本的に電子が基準だから、マイナスをかける場合はエネルギーは上に、プラスをかける場合はエネルギーは下にって覚えておくと良い。

このようになるとどうなるかというと、PN間のエネルギー障壁は小さくなり、その結果空乏層の幅も縮まり、n型側からp型側に電子が移動できる(流れる)ようになる。エネルギーギャップが小さいから簡単に乗り越えられるというわけだ。電子の流れの逆方向が電流の流れだから、電流的にはp側からn側に流れることになる。当然、pからnにはHoleが移動する。こういうのをPNダイオードに順バイアスをかけるっていう(電流が流れる方向っていう意味からすれば確かに順方向だ)。

一方、n型側にプラス、p型側にマイナスをかけると下の図のようになる。バンド図的にはn型側は下に押し下げられ、p型側は上に押し上げられる。すると、エネルギー障壁はむちゃくちゃ高くなり、おいそれとはこのギャップを乗り越えられなくなる。したがってキャリアの移動は起こらない(電流は流れない)。このとき、空乏層も当然のことながらむちゃくちゃ広がる。こういうのを逆バイアスをかけるっていう。

このように、PNダイオードっていうのは順バイアスをかけると電流はじゃばじゃば流れ、逆バイアスをかけると電流は流れないっていう性質を持つ。こういうのを整流作用っていう。一般的に、ダイオードと名のつくものは、順バイアス、逆バイアスという条件ばかりではないけど、ある条件の下に整流作用を示す。

今回はここまで。次回は他の種類のダイオードの話か、不純物濃度からPNダイオードの電流を導き出すところかな。
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2004年06月24日

PN接合

そろそろダイオードの話に移っていくのだが、まずはPNジャンクション。

普通p型半導体とn型半導体がくっついたの状態をPN接合(PN Junction)という。以下の図を見てもらおう。

PNJunction

図の上側には、不純物半導体のバンド構造で示した、n型半導体とp型半導体のバンド構造をほぼそのまま載せてある。上図の右には漫画的ではあるが、n型、p型半導体のキャリア(電子、Hole)と不純物イオンの様子を表している。この場合、具体的に分かりやすくするために、n型ではP(リン)イオン、p型ではB(ボロン)イオンとしている。
小さい丸の灰色は電子、白抜きはHoleをあらわしている。

そして、このn型半導体とp型半導体をぴたっとくっつけるとどうなるか。下の図のようになるのである。

まずは右の図から説明しよう。p型とn型がくっつくとそれぞれの電子とHoleの濃度が違うので、接合面から平衡状態になるようにキャリアが移動する。この場合、n型からp型には電子がp型からn型にはHoleが流れ込む。すると接合面付近では電子とHoleが再結合して消滅してしまい、ある範囲でキャリアが存在せず、イオンのみとなる領域が生じる。この範囲のことを空乏層と呼ぶ。

空乏層が生じるとそこにはある電位障壁ができることになるから、もうそれ以上はキャリアは移動せずに空乏層の広がりもそこでストップして、一種の平衡状態になる。まあ、n型の電子とp型のHoleのおかげで空乏層の両端にある電圧がかかっているようなイメージだ。

こいつをバンド構造で示したのが左の図だ。バンド構造的にいえば、空乏層ができるってことは、両方の半導体のEf(フェルミレベル)が一致するために、そこに電位障壁が生じるってことだ。接合してくっついたからには同一物質であるわけだけど、同一物質であるならばフェルミレベルは一緒じゃないといけない(というか、一緒じゃないとおかしい)っていう法則でこうなる。

イメージ的には上側のバンド構造を左右バチってくっつけたら、まずはフェルミレベルが一致しないので、それを一致させるようにビーンってn側が下に下りていって、p側が上に上がっていくって感じ。そして、その過程で徐々に空乏層が広がり、電位障壁もできていって、最後にフェルミレベルが一致したところで落ち着く。こうして、もうこれ以上は空乏層も広がらないってことになる。

ちなみに、電位障壁のことをポテンシャル障壁なんていったりもする。そして、図にもあるがこういうPN接合のことをデバイス的にはPNダイオード(Diode)と呼んでいる。

とりあえず、今回はここまで。次回はPNダイオードの仕組み。
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2004年06月23日

直接遷移と間接遷移

以前半導体の分類分けのときに、直接遷移と間接遷移のことに少し触れたが、今回はそれを。

エネルギーのバンド構造によって、電子が励起されて価電子帯から伝導体にジャンプするときその移り方によって直接遷移と間接遷移っていうのがある。

直接遷移とはその言葉のとおり、EvからEcにダイレクトで移動するもので、間接遷移は2段階で移動するようなものだ。

以下の図で簡単に説明する。

直接遷移

よく、簡単な本などでは上の図のようなものが載っている。まず、直接遷移ではバンドギャップが小さいために、いきなりダイレクトに励起されるようなイメージを起こしやすい。まあ、それはそれで間違いじゃない場合もあるかもしれないが、ちょっと違ったりする。

本来はバンド構造は下の図のようになっていて、直接遷移とはエネルギーバンドの軸(次元と言うのかな?)がそろっているために、直接価電子帯から伝導帯に移動できる。

一方、間接遷移の場合、バンドの軸がそろっていないために、伝導帯の最下部のEcのレベルの近くまで、いったん励起されて、そこから横っ飛びに移るといったイメージだ。

実は上のバンド図は、この曲線で描かれたバンド構造を真横から見た図ともいえる。そう見れば、実は間違いじゃない。

さて、直接遷移半導体とは普通化合物半導体と呼ばれるもので、以前も述べたがGaAs(ガリウムヒ素)、GaN(窒化ガリウム)、InP(インジウムリン)などが有名である。励起された電子が再結合(励起の反対方向)するときにエネルギーを放出する必要があるのは分かると思うが、この直接遷移型の半導体の特徴は、そのときに強い光としてエネルギーを放出するのだ。実は、この原理を利用して、かの有名な発光ダイオードなどが作られている。

間接遷移型の半導体である、Si、Geなどは再結合のときに2段階になるので光を出すことはなく、フォノンっていうのをだす。だからこいつは、発光ダイオードにはならない。

今回はここまで。次はそろそろダイオードかな。
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2004年06月22日

不純物半導体のバンド構造

まずは、不純物半導体がどのようにして、電子リッチになったり、Hole(正孔)リッチになるかをバンド構造で説明しよう。

以下の図を見てもらおう。

不純物半導体

左側の図は、前回出た図と同じで真性半導体のバンド構造である。真ん中のEiの点線が真性半導体のフェルミエネルギーで通常Intrinsicのiをつけて区別している。そして、伝導体の一番下のレベルをEc、価電子帯の一番上のレベルをEvであらわす。

そして、次はn型半導体。不純物半導体のところで説明したとおり、Siに比べて一個電子が余分な5価のPやAsなどが入っていて、これらの不純物のことをドナーと呼んでいる。このときドナーのエネルギーレベルは真ん中の図のようにEdというところにあって、もともとの真性半導体のEiよりも高い位置にある。すると、どういうことが起こるかというと、Edにあったドナーから生まれた電子は、Ecまでのエネルギーギャップが小さいために、簡単にEcまで励起されて電気伝導に寄与するキャリアが増えるというすんぽうだ。

こうなると、実際にはEiという本来のフェルミレベルは、n型半導体では絶対零度で存在できる最大エネルギーではなくなってしまう。n型半導体の場合、Edによって押し上げられるかたちで、実質のフェルミレベルEfが決まる。このように、そのときの半導体の実質のフェルミレベルと真性半導体のフェルミレベルを区別するためにEi、Efなどと使い分けている。

一方p型半導体は、これと逆で、電子が1個少ない3価のBなどのアクセプターと呼ばれる不純物が入っている。右の図のように、このときはアクセプターのエネルギーレベルがEaで、ここにもともと空き(空孔)がある。すると、空孔のあるEaのレベルとEvのレベルのギャップが小さいので、本来なら励起されてEcの位置まで上がる電子が少ないのに、Eaにはいとも簡単に励起されてしまう。その結果、価電子帯側の電子が抜けた場所はHole(正孔)となり、常にHoleリッチの半導体となるわけだ。

P型半導体の場合も、n型とは逆にEaが押し下げる形で実質のEfが決まり、もともとのEiよりも低いレベルにEfがくるようになる。

このようにして、n型半導体とp型半導体は、電子やHoleといったキャリアリッチの半導体になるわけだ。

次回は、直接遷移と間接遷移などなど。
posted by ピッコロ大魔王 at 09:32| Comment(0) | TrackBack(0) | 物理 | このブログの読者になる | 更新情報をチェックする

2004年06月21日

伝導帯

前回の続きで、エネルギーバンドができたところから。

普通半導体物理のエネルギーバンドの図では枝分かれしたあとのバンドになった状態のみを表示している。

以下の図のようである。

伝導帯

で、これまた一般的には一番上のバンドと2番目のバンドしか表示しない。図中の右側の様にだ。通常一番上のバンドは、電子が全部充填していなくて、そのためここにある電子はキャリアとして自由に動けるようになる。この領域を伝導帯(Conduction Band)と呼びここにある電子を伝導電子なんて呼んだりもする。みんなが良く知っている最外殻電子がこれに相当する。

2番目のバンドは普通電子が充填されていて、ここにある電子はキャリアとしての働きをしない。このバンドのことを価電子帯(Valence Band)と呼ぶ。荷電子帯なんて書いてある場合もあるけど、価電子帯が正しいんじゃないかな。

伝導体と価電子帯の間の電子が存在できない領域のことを、禁制帯などと呼ぶ。こいつは、もともと電子は飛び飛びのエネルギーしかもてないという法則から生じるものだ。

さて、これをもうちょっと詳しく説明しよう。
電子は上の価電子帯のように低いエネルギーのバンドから順番につまっていくという性質があるのだが、このとき電子が絶対零度で存在することができる最大エネルギーをフェルミエネルギーと言う。通常はEfなどという記号で表す。また、エネルギーレベルのという言葉からフェルミレベルと呼ぶ場合もある。

さてさて、これが実際どういうことになるのかを説明しよう。以下の図を見てもらおう。

金属半導体絶縁体

まず1番左の図、これは金属の場合である。金属の場合Efが伝導体の中にある。これは何を意味するかというと、絶対零度でも伝導体のEf以下の網掛けの部分に伝導電子が存在できるということであり、そのため自由に移動できる電子がたくさん存在することになる。だから金属は電気伝導度が高いのだ。

そして真ん中の図、半導体の場合である。これはEfが禁制帯の中にあるので、禁制帯には電子は存在できないから、価電子帯までしか電子が存在できない。ということは絶対零度では伝導体には電子が存在できず導電性は示さない(外部から電気、光などのエネルギーを与えれば別だが)。しかしながら、半導体の場合常温では熱エネルギーを得て、伝導体に励起される電子が存在する。半導体の図の右側である。

この場合、温度としての熱エネルギーにより、価電子帯の一番上のエネルギーの高さから、伝導体の一番下のエネルギーの高さにジャンプできるだけのエネルギーが得られれば良いわけだ。この高さの差のことをバンドギャップとかエネルギーギャップなどと呼んでいる。業界ではバンドギャップとかバンドギャップエネルギーと言うことが多い。

しかしながら、図の一番右の絶縁体の場合には、絶対零度では当然伝導帯に電子は存在できないが、さらに常温の場合にもバンドギャップが大きすぎるので、熱エネルギーによって伝導帯に励起されることもない。だから、導電性がなく絶縁なのだ。とはいえ、トンネル現象なんてのもあるから全然電気が通らないってわけでもない。他にも、リーク電流のように電圧をかけたりすれば励起されて導電したりするからね。さらに、ものすげー電圧で導電ってなると、裏を返せば物理的にぶっ壊れるってことだから、半導体プロセスではとても困る。そのうちこの辺の話もでるだろう。

というわけで、半導体と絶縁体の違いはバンドギャップの大きさの違いとも言える。

今回はとりあえずここまでで、次は不純物半導体のEfによる理解とか、直接遷移、間接遷移のEfによる説明かな。
posted by ピッコロ大魔王 at 10:07| Comment(1) | TrackBack(0) | 物理 | このブログの読者になる | 更新情報をチェックする

2004年06月20日

コメント

コメント欄に、「こういう情報がありますよ」と載せてくれた人がいるので、これは良いと思い、すこし長くなると思ったのでこっちにコメントを載せます。

とりあえずここの講座は自分の記憶のメモ的なものと思い始めたものですが、そうは言ってもWebに載せるわけですから、当然読んでくれる人がいるだろうことも想定してます。そこで、以前入社3年目ぐらいまでの若手のエンジニア向けに個人勉強会をやっていたのをベースにして、これから半導体の世界に踏み込むような、ある意味素人向けの話にしようと思ったわけです。

そんなわけで、とりあえずは非常に基本的なインバータをどうやって作るかってことをベースに話を進めようとしたわけです。そのために必要なプロセスやらデバイス物理の話をしていこうと。

だから、DRAMやLOGICの最先端のプロセスに関しては触れていません。コメント欄で指摘してくださったシリサイド、サリサイドなどはもともと解説するつもりはありませんでした。一通り基礎が終わり、気が向いたら少しは触れようとは思いましたが、シリサイドに関しても当時最初に出始めたLDD構造に使うゲート電極のサイドウォールの話にも触れていません(S/Dのシリサイド化とスペーサーの厚さなどの話)。

まあ、要するに冗長な部分はほとんどカットしてしまっています。ですから、ある程度知識のある人には物足りないかもしれません。

最近普通に使われているプロセスとか材料、構造などは、興味を持った人は自分で調べてもらおうという感じなので、コメント欄にあるような情報提供は非常に助かります。今後、経験者とか上級者(っていうのも変な感じだが)で、「こんなのもありますよ」的なことがある人は、コメント欄に載せていただければ、さらに深く勉強しようと思っている人たちにとって非常に有用な情報だと思います。もし、「そいつは良い」と思う人がいたら、気が向いたときにでもコメント欄に記入していただければと思います。

でも、自分でやってて言うのもなんですが、細かいそれぞれの技術の情報はWebで検索すればそれなりに得られますが、ここでやっているような通しで解説しているものは非常に少ないですね。
posted by ピッコロ大魔王 at 10:04| Comment(6) | TrackBack(0) | 講座 | このブログの読者になる | 更新情報をチェックする

2004年06月18日

エネルギーバンド

やっぱり、ダイオードなどに行く前にエネルギーバンドの話をしておく。

細かく正確なことは、物理や半導体物理の教科書に任せるとして、だいたい大雑把にイメージしやすいように話を進める。だから、感覚的に分かりやすくするために、多少間違いもある。

まず始めに、パウリの排他律ってのがある。むかしむかし、量子論ができ始めたころには電子は原子核の周りをある軌道に沿って回っていると考えられていた。一番簡単な水素原子を例にいうと、プラスの電荷を持っている原子核の周りにマイナスの電荷を持った電子が1個回っている。

最初のころはこういう状態を3つの数であらわしていた。それが、主量子数、副量子数、磁気量子数である(詳しくは教科書)。ところが、パウリっていう人がもう一個状態があるんじゃないかと言い出した。それは、電子は軌道上を公転しているけれど、電子自体も自転しているんじゃないかということだった。電子の自転のことをスピンと呼んでいて、状態としては右回りと、左回りの2種類がある。

パウリの排他律とかパウリの原理っていうのは、同一軌道上には電子はスピンの違う2個の電子しか乗ることができないというものだ。ようするに、右回りのスピンの電子1個と、左回りの電子1個の計2個しか同一軌道上には乗らないってことだ。実際は量子論だから常に同じ状態にあるわけではないので、電子1個しかない水素でもスピンの状態が2個あるわけだ。

このときのスピンの状態をスピン量子数なんていっていて、パウリの排他律を難しくいうと、「1つの原子軌道に属する2つの電子は電子の量子状態を決める4つの量子数の全部を共通にはもちえない」、なんてことになるが、これじゃあなんだかよくわからんなあ。

ちなみに、今流行の素粒子論などでは、スピン量子数が整数倍のものをボーズ粒子と呼んでいて、例えば光子、パイ中間子などがある。スピン量子数が半整数倍(1/2、3/2、5/2などね)のものはフェルミ粒子と呼んでいて、電子、陽子、中性子なんかがある。

でだ、このパウリの排他律を頭に入れておいて、水素原子のことを考える。以下の図を見てもらおう。

エネルギーバンド

まず、1の水素原子の図で右側に一つの軌道に電子が2個乗った状態がある。これはスピンの状態がそれぞれ違う1個ずつだ。もしここで水素原子が2個あってどんどん近づいて行ったとする。すると同じエネルギーの状態の軌道が重なってしまう。図では横軸が原子間の距離で縦軸がエネルギーの高さだ。図の左側に行くと原子間の距離が短くなって、オーバーラップするようになる。

そのままだとパウリの排他律によってうまくいかない。なぜなら2つの水素原子の電子がもしどちらも右回りのスピンの状態だったら、重なった同一軌道上には存在できなくなる。そこでどうなるかというと、2つの軌道に枝分かれするのだ。これで一件落着。こうなれば、パウリの排他律をみたしている。それが図の左側の状態だ。

さらに図の2にあるように、もし4原子が近づいてきたら4個に枝分かれし、多原子なら無数に枝分かれする。この多原子の場合は右の図のように軌道が近すぎて飛び飛びのエネルギーの値をとるのではなくて、ある範囲全部になってしまう。こういう状態をエネルギーバンドという。少し物理をやったことがあればほとんどの人が知っていると思うが、電子ってのは飛び飛びのエネルギーの値しかとれなくて、この飛び飛びのエネルギーの状態がここの図での軌道の線になっている。

当然単結晶Siなどの場合は、ものすごい数の原子から影響を受けるのでエネルギーバンドの状態を取ることになる。その様子が図3である。Siなどは原子核の周りにある電子の数も14個と多いので、そのエネルギーバンドの数も多くなるわけだ。

まずこのエネルギーバンドのところで「?」になってしまう人が意外と多い。多くの場合いきなりエネルギーバンドになっている状態から話が始まるから、枝分かれのイメージなど持っていないからだ。

ちょいと長くなったので、今回はここまで。次は伝導帯のはなし。
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2004年06月17日

寄生トランジスタ

以前ナイトライドFieldインプラのところで、寄生トランジスタの話をしたが、最後の出来上がりになると分かるからそれまで我慢してね、と述べた。そこで、今回はすこしFieldトランジスタについて解説。

以下の図が寄生でできてしまったFieldトランジスタの例だ。


Fieldトランジスタ

これは、今までのプロセスで使った図にちょっと手を加えたものだ。まず、Wellがなくなっている。ということは隣り合わせのトランジスタが両方ともNMOSだということになる。さらに、真ん中のField酸化膜の上にAlが乗っている。そもそもActive Areaというのはトランジスタを作る場所だから、Gate、Source、DrainなどにコンタクトをとったAl配線というのは当然Field上を走らせることになる。だから、図のようなところにAlの配線が乗ったりするわけだ。

しかし、これだとAl配線をGateとしてみれば、仮に左のトランジスタの右側のn+の領域をSource、右のトランジスタの左側のn+の領域をDrainとすれば、Field酸化膜をゲート酸化膜と考えたトランジスタになってしまう。今もあるのかもしれないが、昔はAlゲートなんてものもあった。これは、Poly Siを使わないでいきなりAlをゲートにしてトランジスタにしてしまうものだ。簡単な回路であれば、Alゲートで作るとそりゃー工期が短くてよい。だからこのFieldトランジスタの場合、Alも当然ゲートとして成り立つわけだ。

この予期せずにできてしまった寄生トランジスタのFieldトランジスタがOnしたりすると、右のn+と左のn+間に電流が流れてしまいとてもまずい。余計なときにOnするわけだから、電流がリークしているのと同じで、電池動作のものだったら電池が早く消耗する。さらに、トランジスタとしてOnするってことは、回路的に変なLogicが動作してしまうことにもなり、所望の動作が得られなかったりする。

そんなわけで、このFieldトランジスタをなるべく動作させないようにするために、このトランジスタをOnさせにくくするように逆極性のFieldインプラをするわけだ。この場合n+に対する逆極性だからPタイプのインプラをするわけ。

逆にPMOSのFieldトランジスタにはNタイプのFieldインプラをする。デバイスによっては、両方のFieldインプラをする場合もある。

図では、NMOSを並べたが、これは分かりやすいようにするためで、もともとのプロセスフローの説明のときのようにWellがあって、NMOSとPMOSが並んでいてもFieldトランジスタとして動作する場合もある。

おしまい。

次回はようやくダイオードの深入りバージョンかな。でも、その前にエネルギーバンドの話かな?どっちにしよう。
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2004年06月16日

多層配線2

多層配線の続きである。
早速次のステップに進む。以下の図を見てもらおう。

Via

2層メタルなど多層配線は、それ自体で何階建ての建物のように各層が独立していても意味がない。だから、今作っている層はその下にあるメタルと、回路的に必要な部分をコンタクトさせる必要がある。要するにこの場合、1st Alと2nd Alをどこかでつなぐわけだ。そのためにコンタクトホールを空ける必要がある。この層間絶縁膜にあける穴のことをVia(ヴィア)とかVia Holeなどと呼んでいる。

そのためのPhoto工程がステップ5、Etching工程がステップ6である。まあ、実際にはここの図で示しているような配線を2ndメタルですることはまずないと思うが、ここで作った図の中で分かりやすい形になるようにした。だから、回路的な考慮は深く追求しなくて良い。

当然、ステップ6は酸化膜のDry Etchを使う。こうしてめでたくViaが開いた。そして、次の図である。

2ndAl

Resistを取っ払った後に、2nd Alをスパッタでくっつけるとステップ7になる。その後、Photo工程は省くが、Al Etchをするとステップ8のようになる。

こうするとPMOSのS/DのどちらかとNMOSのS/Dのどちらかがつながることになる。まあ、実際にはこんなに隣接した場所では、わざわざ2ndメタルでつながなくても1stメタルでつなげばいいので、こんな図はまずないが、これで2層メタルの作り方がなんとなくわかるだろう。この後のプロセスは、前に説明したPassivationのプロセスをやればいいわけだ。

これでおしまい。

さて、今回の記事を書いているときにふと思い出したのだが、次回は、以前最後の形ができたら説明するといっていたFieldトランジスタの話をちょこっとしよう。
posted by ピッコロ大魔王 at 09:54| Comment(0) | TrackBack(0) | Etching | このブログの読者になる | 更新情報をチェックする

多層配線

今回は予告通り2層メタルのところを大急ぎで突っ走る。
多層配線の基本は2層配線で、層が増えるごとに平坦化に気を使うだとかいろいろあるが、ほぼ2層メタルのプロセスの組み合わせだと思えばよいだろう。

話は、メタルエッチまで戻り、そこからの続きで以下の図になる。

Etchback

まずは、ステップ1でSiO2を乗っける。こいつはノンドープのSiO2でCVD膜だ。TEOS(TetraEthOxySilane)という液体を使った膜などが層間絶縁膜では良く使われる。Si(OC2H5)4とこんな組成だ。こいつを使ってCVDのように成膜する。通常、TEOSというとTEOS膜のことをさす場合が多い。

図ではつぎのEtch Backを分かりやすくするために、わざわざ凸凹を強調した。そして、ステップ2でEtch BackのためのResistを全面に塗布する。次の図を見てもらおう。

Etchback2

ステップ3は上からDry Etchの装置でバーっとエッチングしていった途中の状態。上のほうのへこみにわずかにResistが残っていて、徐々に平坦化がされているのが分かるだろう。そして、ステップ4で完全にまっ平ら。実際にはこのように完璧な状態になるわけでもないが、凸凹の強調にしろ、模式的に分かりやすいようにこのようにした。

4層メタルなどのさらなる多層配線の場合はCMPを使う場合が多いかもしれない。

図が多いのでいったんここで区切る。
posted by ピッコロ大魔王 at 09:26| Comment(0) | TrackBack(0) | Etching | このブログの読者になる | 更新情報をチェックする

2004年06月15日

アクセス数

ちょっと、関係ないところでひとつ。

先週の金曜からアクセス数が急激に増えている。今までは更新しているWeek Dayでは、だいたい日に300人程度がアクセスし、ページビュウが900台ってのが普通だった。

ところが先週の金曜日にはいきなり400人近くに増え、ベージビュウが1300を超えた。そして、昨日は450人を超え、1500近くのページビュウだ。ちょっと驚きである。

そして、少し笑えるのだが、検索で来ているものの中に、毎日「神様の半導体講座」とか「神様の半導体」で引っかかってくるものがトータル10件近くある。これはいったい何なのだろう。もともと検索でここに来るのはものすごく多かったのだが、先週ぐらいから笑える検索項目が出てきたわけだ。もちろん検索結果のトップは「半導体」。これは毎日何十件もある。

他にもどこかのグループウェアや出元不明なところからのアクセスもあり、本業の人たちや関係業種の人たちものぞいているのかもしれない。いずれにせよ、こんなマニアックなBlogでアクセス数が増えるのは不思議な感じがするが、うれしいかぎりだ。
posted by ピッコロ大魔王 at 15:14| Comment(0) | TrackBack(0) | 講座 | このブログの読者になる | 更新情報をチェックする

Pad工程

前回の続きで、Padの穴あけ工程から。そもそもPassivationのPhoto工程ってのは、ろくに穴を開ける部分がない。そりゃー全面を保護する役目なのだから、当たり前といえば当たり前なのだが、穴を開ける部分はBonding Padと呼ばれる部分だけだ。

まずはその様子を視覚的にイメージできるように以下の図を見てもらおう。

BondingPad

この図は、超模式的で全く正確ではないが、感覚的に理解するにはよいと思う。まず、Bondign Padだが、これは今後の組立工程でリードフレームというところにチップを乗せて、そのゲジゲジの足の根元の部分と細い金のワイヤーでつなぐための、接続部分だ。そのワイヤーのことをBonding Wireとよび、チップのほうのPadをBonding Padと呼ぶわけだ。図の番号がふってある周囲の四角だ。

回路の端子を取り出すのに、ワイヤーの太さがあるので、周辺部分にPadが必要になる。例えば、図中の真ん中にある、トランジスタのゲート、ソース、ドレインは小さすぎて直接ワイヤーをつなげたり、針を当てたりできないからね。だから、この図でいえば、ソースの端子が2番、ゲートの端子が3番、ドレインの端子が6番といった具合になる。

実は、ウェハー工程の最後の電気的検査をするときもこのパッドに針を当てて検査する。実際は各PadがVdd(電源電圧)、Vin(入力電圧)、GNDなどの回路上のおもな入出力端子となる。

このようなPadを含めた配線がメタル配線の工程で作られるわけだが、今回のPadの工程では全面絶縁膜で覆われたウェハー上、Padの部分だけ穴を開けるのだ。図では、点々のついたところがAlで、Padの真ん中部分の番号のふってある白い部分だけ、Pad Photoで窓が開くことになる。実際はPassivation膜は透明なので、図の白い部分も下のAlの点々が見えているが、ここでは分かりやすいように白塗りにした。

で、本当はPad以外はPassivation膜に窓は開けないけれど、あえて今までのプロセス断面図に加えていくと以下のようになる。図のステップ番号は前回の続きで3番から。

PadPhoto

ステップ3はPhoto工程が終わり、Resistの窓明けができたところ。ステップ4は、一番上のSiN(ナイトライド膜)のエッチングが終わったところ。これは昔はWet Etchでやったかもしれないが、今はDry Etchでやるのだろう。続きは以下の図。

PadEtch

ステップ5は、次のPSGをエッチングしたところ。これも、昔はWet Etchでやったのだろうが今はDry Etchかもしれない。この辺はよくわからない。PadのEtchingなんて、バカ抜きEtch(造語である)であり非常に大雑把なEtchingでいいので、個人的にはWet Etchでジャポンとバッチ処理をしたほうが効率がよいと思う。

最後にResistを除去しておしまい。

Pad Etchで唯一気をつけなければいけないのは、一番上のPadの図でAl Padの部分より内側に窓が開いているけど、これがオーバーエッチでAl Padの外側まで窓が開いてしまうミスだ。要するにAl Padの周囲がPassivation膜でカバーされていない状態である。これは、組立後の不純物の進入などの原因となり、信頼性上引っかかる。

さて、これで一通り、一般的なCMOSプロセスの説明は終了。
次は、多少半導体物理の話に移って、まずはダイオードとかキャパシタの話でもしようと思うが、その前にお約束のDouble Metal(2層配線)のプロセスの説明でもしよう。
posted by ピッコロ大魔王 at 08:09| Comment(0) | TrackBack(0) | Etching | このブログの読者になる | 更新情報をチェックする

2004年06月14日

Passivation

さて、いよいよ最後のPassivation保護膜の形成といこう。

通常、チップの上には絶縁膜で保護膜をつける。これは、この後の組立工程でパッケージし黒い樹脂で覆ってしまうのだが、むき出しのままだと、ストレスがトランジスタに直接加わってしまったり、可動イオンが進入しやすくなったりと、いろいろ不都合な点が多いからだ。

保護膜としては、PSGを使ったり、ナイトライド膜を使ったりが多い。最終保護膜としてはナイトライド膜を使うことが多いんじゃないだろうか。

以下の図を見てもらおう。

PSG

まずは前回の続きから、PSGを乗せたものがステップ1。このPSGは通常APCVDでつける。層間絶縁膜LOCOSのところで出てきたものだ。プロセス条件としてはBPSGとほぼ同じで、温度は400℃前後、ガスはSiH4(シラン)、O2、PH3(フォスフィン)だ。

その後、ナイトライド膜を乗せる。これはPECVDでつける。LOCOSのところで少し触れたが、ここで始めて登場する。プロセス条件は、300℃前後の低温、ガスはSiH4とNH3である。装置としては、プラズマのエネルギーを利用して反応させるため、チャンバーも必要で、機構、形はDry Etchの装置にそっくりである。

そもそもなんでここでPECVDを使用するか分かるだろうか?

ナイトライド膜というのは、酸化膜(PSG、BPSGなど)に比べると、結構作りにくい。要するにより多くのエネルギーを外部から与えてあげないといけないわけだ。エネルギーとしてまず考えられるのは熱である。APCVDの場合も温度を400℃前後に上げてプロセスするのは熱エネルギーを利用するためだ。でも、ナイトライド膜の場合は、よりエネルギーが必要なので、もっと高温にしなければならない。LOCOS用のナイトライド膜をつける時に使ったLPCVDが良い例だ。この場合、温度は650〜800℃になる。

でも、これではまずい。なぜならAlの融点が759℃(確か?)なので、そんな高温で処理したらせっかく配線したAlが溶けちゃう。半導体の世界というかウェハープロセスの世界では、Al配線以降のプロセスは高温熱処理は御法度である、というのは重要なポイントだが、こういう理由からだ。

そこで、なんとかナイトライド膜を成長させるに十分な反応エネルギーを得るために、と考えだされたのがPECVDだ。プラズマのエネルギーを利用して、ガスを反応させナイトライド膜を堆積させるのだ(Plasma Enahncedの名前のとおり)。当然温度は低くてすむので好都合だ。このPECVD、Dry Etchの装置とほぼ同じ機構と上で述べたが、LPCVDなんかよりもはるかに高真空である。こんな経緯があるので、昔はPassivation膜といえば、PSGだけだったんじゃないだろうか。

Passivation膜としてよくある不良は、クラック(Crack)かな。これは要するに、ひび割れのことだ。せっかく膜をつけたのに、Al配線がField酸化膜上に乗ったりした場所では段差が厳しく、そこにストレスが集中してしまい、クラックが生じる。こうなると、信頼性上非常に問題である。だから、成膜条件、回路のレイアウト設計などで回避する必要がある。

少し長くなったので、今回はここまで。次回はPadのPhoto工程から。
posted by ピッコロ大魔王 at 10:07| Comment(0) | TrackBack(0) | Film | このブログの読者になる | 更新情報をチェックする

2004年06月11日

メタルエッチ

ちょっと用事があるので早めに更新。今回は前々回の続きからである。前々回はResistのパターンを作ったところまでで終わった。今回はEtchingに入る。

以下の図を見てもらおう。

Al2

ステップ1でいきなりDry Etch。Alなどのメタルエッチでは、Etchingの装置自体が他のDry Etchの装置と違う場合が多い。例えば、SiO2とPoly Si、NitrideのEtchingは似たり寄ったりの装置で、下手すりゃSiOとNitrideは同じ装置を共用したりする。これは選択比のところで説明した、Etching gasによる。

そこにあるように、特にAlエッチの場合、塩素系のガスしか使わないところがポイントである。基本的に塩素系だと腐食とかを起こしやすいので、細心の注意が必要である。

さらにメタルエッチの場合、CVD膜をつけた後であるとか、メタルそのものの成膜の状態などの理由から、デガスと呼ばれる膜からのガスの放出などがあり、確か真空系も強力なはずだ。

Etchingが終わって、Resistを除去するとめでたくステップ2のような状態になる。この後、すぐに純水でウェハーを洗浄することが大事である。そのままにしておくと、エッチングガスの残留塩素により、Alの表面が腐食されてしまうからである。こういうのをAlコロージョンと呼んでいる(まあ、英語のカタカナ読みそのままだけどね)。

このときAl自体は純水につけておくだけでも、少しずつEtchingされるので、あまり長時間は純水に浸けておくわけにはいかない。たまに忘れてしまって、純水の槽の中に入れっぱなしにしておいたりすると、せっかく作ったAl配線がきれいさっぱりなくなっているなんてことが起こる。

この純水洗浄が終わると、次はシンター(Sintering)というのを行う。普通金属が半導体に接触すると、ショットキーダイオードができてしまうことがあり、こいつを熱処理して接触面を合金化してあげるというのがシンターだ。こういう接触をオーミックコンタクトと言って、ちゃんと電流が両方向に流れるような導体になる。

分かっているとは思うが、ショットキーダイオードとはその名のとおり、一方向にしか電流が流れないものである。ショットキーは、ショットキーバリアなんて名からきているが(ちょっと違うけど)、まあこれはそのうちデバイス物理のところで触れるであろう。

シンターは実はH2(水素ガス)を流しながらやるというのがポイントで、このガスが合金化(アロイ)に重要な役割を果たしている。温度はそれほど高くなく450℃ぐらいだったかな?水素がAlと基板の界面に達して電子のやり取りを補助するんだっけな?忘れた。

でも、このプロセス、水素ガスを使って、温度を低温とはいえ上げるわけだから、非常にいやな感じのプロセスである。ショットキーダイオードができることもある、っていうことはできないこともあるわけだから、Sinterをしなくても大丈夫な場合もある。だから、大学の実験室レベルでは、結構危険だからとりあえずはSinterなしでやってみる、なんて方法もある。

これで、メタル工程はおしまい。次はいよいよ最後のPassivation。2層メタルなどの多層のプロセスはいったん全部終わってから、最後に付け足すとしよう。
posted by ピッコロ大魔王 at 09:07| Comment(5) | TrackBack(0) | Etching | このブログの読者になる | 更新情報をチェックする

2004年06月10日

Sputter装置

今回はスパッタ装置の説明をすることにした。

前回も少し触れたが、スパッタとはターゲットと呼ばれる金属の塊を用意し、Arイオンをぶつけて金属の粒子を物理的に飛び出させて、ウェハー上にくっつけるものである。

以下の図で説明しよう。

Sputter

まず、上の図だけを見てもらいたい。これは、スパッタ装置の簡単な模式図だ。順を追って説明する。
1.まず、図にはないが、簡単なポンプで空気を引く。
2.ある程度真空になったら(10Paぐらい)、クライオポンプで10の−5乗Pa以上の高真空にもっていく。
3.Arガスを入れる。このときも高真空になるように気をつける。
4.ウェハーをターゲットの近くにセットする。
5.ウェハーを暖めてAlがうまくくっつきやすいようにする。
6.電極に電圧をかけて、グロー放電を起こさせ、Arガスのプラズマを発生させる。
7.アーク放電によってプラスイオン化したArガスをマイナス電極にひきつける。
8.ArイオンがAlターゲットにぶつかり、Al粒子が弾き飛ばされ、ウェハーにくっつく。

とまあ、こんな感じになる。下の図は、ArイオンによりAl粒子が弾き飛ばされる様子を、分かりやすいように描いたものだ。

このスパッタで大事なのは、まず高真空にすること、他にはFilm系プロセスに共通のパーティクル管理かな。本来ならピカピカの金属光沢をした表面なのに、真空度が低下すると白濁する。こういうのを反射率の低下という。メタル工程の管理パラメータとしては、反射率と比抵抗、膜厚が重要である。

Alスパッタなどでよくありがちな不具合というと、Hillock(ヒロック)かな。これは、異常放電でウェハー温度が上昇し、Alの表面がぼこぼこになること。言葉のとおり丘のような岩のようなという形状をしている。ちょうど月のクレータのような形を想像すればよい。こいつがでかくなりすぎると、最後のPassivationの膜を突き抜けたりして困ってしまう。

ちなみに、ウェハーを温めて温度を上げるのはStep Coverage(ステップカバレジ)を良くするために重要なので、温度が上昇すること自体が悪いわけではなく、異常上昇がまずいのだ。ステップカバレジとはCVDやスパッタで成膜した場合の段差部分の被覆率である。普通にやると、どうしても平らな部分と段差部分では、段差部分がうまくカバーできなくなる。以下のようになる。

StepCoverage

と、まあ、スパッタに関してはこんなところかな。メタルの成膜には他にも蒸着って方法があるんだけど、これは最近ではほとんど使われないから無視。蒸着って言葉どおりだから、特に説明の要らないプロセスだしね。

次回はプロセスの続きの、Alエッチから。
posted by ピッコロ大魔王 at 10:51| Comment(11) | TrackBack(0) | Film | このブログの読者になる | 更新情報をチェックする

2004年06月09日

メタルスパッタ

今回はメタル工程に入る。いわゆる配線工程である。まあ、多層配線のことを考えなければ、このメタル工程でほぼ重要なPhotolithoは終わりということになる。

ちなみにこのごろの記事、Photo工程やEtching工程の詳細の説明が要らなくなったので、ほっておくとカテゴリが全部Photolithoになってしまう。だから、個人的感覚でこれはPhotoとかこれはFilmとか適当にイメージが一致するものにしている。

さて、以下の図を見てもらおう。

Al1

ステップ1は前回のContactをあけた状態から、洗浄工程を経て、AlをSputtering(スパッタ)して、AlのFilmを全面に敷いた後である。一応スパッタ前には、拡散前の洗浄と同じような洗浄をする。スパッタはメタル工程でよく使われる真空系の装置である。詳細は次回以降。

このAlは通常純粋に100%のAlが使われるわけではない。だいたいAl-SiとかAl-Si-Cuなどが使われる。Al-Siの場合はSiが3%ぐらいだったかな?Al-Si-Cuの場合は同じくSiが3%以下、Cuが1%か0.5%じゃなかったかな?この辺は標準的にということで、Al-Siの3%は有名だけど、Cuのほうはいろいろじゃないかな。

このSiが100%じゃないというのは、Alスパイクなどというものを避けるためだ。これ、AlとSiって相性がいいので共晶(共相?)って組成を作りやすいことから、Si基板中のSi原子がAl中に移動し、Al原子がSi基板中に移動することによって起こる問題だ。これが起こると抵抗が変わったり、特性が変わったりとまずいことが起こるので、あらかじめ3%ぐらいSiをAlに混ぜてスパッタすることにより、回避している。

Cuを混ぜるのは、エレクトロマイグレーションとかストレスマイグレーションを抑えるためである。メインはエレクトロのほうだったかな?マイグレーションの話はのちのち信頼性の話とからめて詳細は出てくるであろう。

ここでは触れないが数年前から、PCなどのサイトでもCu配線のCPUなんてニュースが出ているが、これもマイグレーションとの関係があって、Cuはエレクトロマイグレーションにとても強いといわれている。最先端ではCu配線が主流なんだろう。何年か前はEtchingするのが難しくて、なかなかうまくいかなかったんだけど、今ではそれも解決されているのだろう。それこそ昔はこれでもか!っていう技を使ってIBMなどがやり始めていた。

ちと長くなってしまったが、本題に戻って、Al-SiやAl-Si-Cuの膜厚はだいたい1um前後だろう。これも、例えばパワー系のデバイスなどは電流をバコバコ流すために、何umっていう厚さのAlを乗せるから、一様ではない。電流いっぱい流すには断面積がでかくないといけないからね。一般のLogic系のデバイスだと1um程度ということだ。要するに回路設計によって違うわけ。

こうして、Alの膜を乗せた後に、今までと同じように一連のPhoto工程を通してくると、ステップ2のようになる。Resistの残っている場所を見ると今後どういうふうになるかが想像つくだろう。図中のAlにはよくわかるように点々をつけた。基本的にS/DやPoly Si Gateなど電極関係を点々にしてある。

以前も少し触れたが、このメタル工程以降Photo工程で使われるResistはこれまでのレジストと違う。まずは前に述べたダイ入りResistであること。

もう一つはこれまでのResistよりも粘性が高いってこと。Alや今後のPassivationの膜は今までよりも厚い膜を使うことが多く、加えて今までの加工による段差もついているので、段差が非常にきつくなって表面に出てくる。すると、今まで使っていたようなレジストだとカバーできなくなるので、なるべく粘性の高いレジストを使って、レジスト自体の膜厚を厚くして被覆性を高めるわけだ。

厚くするならResist Coater Spinの回転数を抑えて、今までのResistのまま厚くすればいいじゃん、なんて声も聞こえてきそうだが、回転数を落とすと、膜厚のばらつきが増えたりと、制御が不安定になり、よろしくない。そもそも、回転数なんて5000/rpmぐらいで回っているので、これの回転数を落とすだけで膜厚を大きく変化されるなんて土台無理な話だ。

Resistが厚くなると今までよりも露光時間が長くなったりと、工場的には微妙にいやらしい。Resistが違うってことはDevelop液も違うわけだから、余分に装置のレーン(Lane)もいるし、薬品の管理なども増えるってことになる。まあ、現場はちょっとしたことでいろいろ大変になるわけだ。

だから、工場とプロセスエンジニア、デバイスエンジニア、設計者などは、ちゃんとコミュニケーションとってやらないと、つぎはぎだらけのプロセスや工場運営になってしまい、しいてはそれによって、事故や不良が起こったりする。まあ、どこでも下流の工場にしわ寄せが来るのだが、そこが改善されている会社や工場は強い。

ちょっと長くなりすぎたのでここまで。ほんとはEtchingまでと思っていたが、今回はやめ。次回はSputter装置の話か今回の続きのEtchingの話のどちらか。
posted by ピッコロ大魔王 at 10:50| Comment(1) | TrackBack(0) | Film | このブログの読者になる | 更新情報をチェックする

2004年06月08日

Contact

再びプロセスステップに戻る。今回はいよいよ大詰めのContact Hole形成の工程だ。

まずは以下の図を見てもらおう。

Contact1

ステップ1は前回からの続きだが、便宜上BPSGの表面をまっ平らに変更してある。そこからPhoto工程を通して、ContactのMaskで露光し終わった状態がステップ2である。ちょうどトランジスタのS/Dの上の部分とGateの上の部分に窓が開いている。

この図からある程度分かるように、このContact Holeの工程のMaskパターンが一番細かいといってもよい。だって、いくら最小線幅が小さくなって、Gate長が短くなるといっても最終的にはGateのPoly Si上にContactの穴を開けなければいけないわけだから、少なくともContactはGateよりも細かくなる。

だから、実は微細化の最重要装置といってもよい露光装置の能力はこのContactの穴を開ける能力で計られるといってもよい。光源を使った露光のStepperなどでは光源の波長が短くないとこのContactのパターンが露光できないなんてことになる。露光してあけたい穴よりも波長が長かったりしたら、そもそも穴なんて開かないからね。最近はContactだけは電子ビームで直接穴を開けるなんていうEB(Electron Beam)直描を使ったりもするだろう。

で、その後Contact Etchに移る。以下の図を見てもらおう。このぐらいの工程になると、上に積層されているので図が1枚じゃあ追いつかなくなるので、今回は2枚に分けた。

Contact2

ステップ3は前のステップ2と全く同じである。ここから、Contact EtchをDry Etchの装置でする。これも、実は結構大変で、穴が狭い上にウェハー全体で見るとEtching面積がすごく少ないので、なかなかうまくEtchingが進まない。Dry Etchって面白くて、あまりにもEtching面積が狭い、つまりResistの被覆率があまりにも高いと、Etchingがなかなか進まないってことが起こったりする。選択比などの条件設定が非常に重要だ。

さらに、このContact Etch、Si基板やPoly SiにAlなどのメタル電極を接触させるための穴を開けるものだから、Etching残りなんてのがあると全く意味を成さない。ウェハープロセスって本当に微細でミクロの世界だなあって感じるのはこういうところだ。もう、SEM(走査型電子顕微鏡)などで見ても見えないくらいの、薄皮1枚の酸化膜がEtching残りで残ってしまっても、全く電気的Contactが取れないなんてことが起こる。

こうしてEtchingが終わると、ステップ4になる。Etching条件などは、選択比のところを見て頂戴。

最後にResistを取っ払うと、ステップ5になる。こうして出来上がった穴を見ると、いかにAspect Ratio(アスペクトレシオ)が高いか分かる。アスペクトレシオとは、縦横比のことで縦に細長い長方形だとアスペクトレシオが高いということになる。

Contactのような穴を開ける「抜きパターン」でも、Gateのように島を「残す残しパターン」でも、アスペクトレシオが高いほうが、よりEtchingが難しいことになる。よく残しパターンであんまりアスペクトレシオが高かったりすると、「息を吹くと倒れる」などとくだらない冗談を言う。

今回はここまで。Contact周りに関しては、いろいろと匠の知恵のようなものがいっぱいあるのだが、それはおいおいということで、まずは基本中の基本を述べた。次回はメタル配線だ。
posted by ピッコロ大魔王 at 09:28| Comment(2) | TrackBack(0) | Photolitho | このブログの読者になる | 更新情報をチェックする
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